Практическая работа №6 Тема: компиляция проекта в с сапр




Скачати 97.09 Kb.
НазваПрактическая работа №6 Тема: компиляция проекта в с сапр
Дата конвертації14.07.2013
Розмір97.09 Kb.
ТипПрактическая работа
mir.zavantag.com > Информатика > Практическая работа
Практическая работа № 6
Тема: компиляция проекта в с САПР Quartus II.
Цель: изучение основных параметров компилятора, рассмотрение определения семейства и типа ПЛИС, определения режима компиляции, определения и настройки параметров логического синтеза и разводки, определения параметров верификации проекта на этапе компиляции.
Компилятор пакета Quartus состоит из ряда модулей, выполняющих следующие функции: проверка проекта на наличие ошибок, логический синтез, размещение и разводка проекта в ПЛИС, генерация выходных файлов для моделирования проекта, анализа временных характеристик и программирования ПЛИС.

В начале компиляций из проекта извлекается информация об иерархических связях между составляющими его файлами и описание проекта проверяется на наличие основных ошибок. Затем создается организационная карта проекта и все файлы преобразуются в единую базу данных, с которой впоследствии будет работать система.

Компиляция может выполняться с учетом заданных требований: обеспечение требуемых временных характеристик проекта, увеличение быстродействия, оптимизация используемых ресурсов ПЛИС. Компилятор создает файлы для программирования или конфигурирования ПЛИС Altera.

Промежуточные и окончательные результаты компиляции в системе Quartus можно просмотреть в окне ^ Compilation Report (отчет о компиляции).

Программирование или конфигурирование ПЛИС Altera может быть выполнено как с помощью встроенных средств пакета Quartus (Programmer), так и с использованием стандартных промышленных средств программирования.
Настройка компилятора.
Система Quartus позволяет выполнять компиляцию как всего проекта, так и любой его составляющей. Для компшшрования может быть выбрана любая часть иерархии проекта.

При настройке компилятора определяются компилируемая часть проекта (Compilation focus), тип компиляции, семейство и тип ПЛИС, а также другие управляющие компиляцией параметры. При создании нового проекта система Quartus по умолчанию устанавливает значения всех необходимых параметров. Параметры, заданные по умолчанию, вы можете переопределить в соответствии с вашими требованиями. Кроме того, вы можете выбирать различные параметры настройки при выполнении компиляции.
^ 1. Просмотр и настройка основных свойств компилятора.
Вкладка General (основные параметры) диалогового окна Compiler Settings (параметры компилятора) позволяет выбрать нужную группу параметров, определить и сохранить новую группу параметров, выбрать объекты компиляции или удалить существующие параметры настройки. Для просмотра заданных по умолчанию значений основных параметров компиляции текущего проекта выполните следующие действия:

1. Убедитесь, что находитесь в режиме компиляции Compile, выбрав команду Compile Mode (режим компиляции) в меню Processing (обработка).

2. В меню Processing (обработка) выберите Compiler Settings (параметры компилятора). В появившемся окне автоматически откроется вкладка General (основные параметры).

В этом случае на вкладке General показаны только основные параметры компилятора, заданные пакетом Quartus по умолчанию при создании проекта fir_filter с помощью мастера INfew PffijfiGti ЭТИ Щр&" метры по умолчанию назначены объекту filtref верхнего уровня иерархии проекта.
2. Выбор семейства и типа микросхемы.
На вкладке Chips & Devices диалогового окна Compiler Setting параметры компилятора) можно выбрать семейство ПЛИС (Device Family) и тип ПЛИС (Device), на которой вы хотите реализовать ваш проект.

Чтобы выбрать семейство и тип микросхемы, выполните следующие действия:

1. Перейдите на вкладку Chips & Devices в диалоговом окне Compiler Settings (параметры компилятора).

2. В списке Family (семейство) выберите АРЕХ20К.

3. В поле Target Device (ПЛИС для реализации проекта) выберите Specific device selected in "Available devices" list (ПЛИС из списка доступных микросхем).

5. Из списка Available devices (доступные типы микросхем) выберите тип EP20K100QC208-1.

6. В правой части поля Available devices выберите следующие параметры:

a) из списка Package (корпус) выберите корпус PQFP;

b) из списка Pin count (количество выводов) выберите 208:

c) из списка Speed Grade (градация быстродействия) выберите "-1"

7. Нажмите кнопку Apply (применить выбранные параметры)
3. Выбор режима компиляции.
Вкладка Mode (режим) диалогового окна Compiler Settings (параметры компилятора) позволяет вам задать параметры, определяющие тип компиляции, скорость ее выполнения и требуемый для компиляции объем дискового пространства.

Для того чтобы выбрать режим компиляции, выполните следующие действия:

1. В диалоговом окне Compiler Settings (параметры компилятора) перейдите на вкладку Mode (режим).

2. В поле Compilation level (вид компиляции) выберите Full compilation (полная компиляция).

3. Для сокращения времени компиляции в поле ^ Compilation speed/ disk usage tradeoff (выбор между скоростью выполнения компиляции и используемым дисковым пространством) выберите Smart compilation/more disk space (ускоренная, частичная компиляция). В режиме Smart compilation компилируются только измененные части проекта.

4. Проверьте, включена ли функция ^ Preserve fewer node names to save disk space (для экономии дискового пространства запретить использование для узлов нескольких имен)
4. Определение параметров логического синтеза и компоновки проекта.
Вкладка Synthesis & Fitting (синтез и разводка) диалогового окна компилятора позволяет вам определять параметры, определяющие реализацию проекта в ПЛИС. В этом диалоговом окне можно также определить выполнение компоновки проекта с учетом заданных требований к быстродействию.

Чтобы определить параметры синтеза и разводки, выполните следующие действия:

1. В диалоговом окне ^ Compiler Settings (параметры компилятора) перейдите на вкладку Synthesis & Fitting (синтез и разводка)

2. Убедитесь, что включена опция Use timing-driven compilation to achieve performance goals (компиляция с использованием временных характеристик для достижения заданного быстродействия проекта)
^ 5. Определение параметров верификации.
На вкладке Verification (верификация) диалогового окна Compiler Settings (параметры компилятора) можно задать опции автоматического запуска анализа временных характеристик и/или запуска моделирования (Simulation) после окончания компиляции.

Для того чтобы определить параметры верификации проекта, выполните следующие действия:

1. В диалоговом окне Compiler Settings (параметры компилятора) откройте вкладку Verification (верификация).

2. Убедитесь, что опция Run timing analyses (запускать анализ временных характеристик) включена

3. Нажмите кнопку ОК — заданные вами параметры компиляции сохранятся в установках проекта filtref. После запуска компилятора эти параметры будут использованы по умолчанию.
Во время компиляции проекта используются текущие установленные для него параметры компиляции. Компилятор автоматически распознает и обрабатывает все файлы, относящиеся к объекту компиляции: файлы *.inc – включаемые файлы, содержащие описания функций на языке AHDL; файлы *.mif файлы инициализации памяти; файлы *.hex – файлы инициализации памяти в шестадцатиричном формате Intel; файлы *.psf, *.esf, *.and, *.csf – содержащие параметры проекта и компилятора.

Генерируемые в процессе компиляции предупреждения (Warnings) и сообщения об ошибках (Error messages) автоматически появляются в окне Messages (сообщения).
1. Запуск компилятора
Для компиляции объекта проекта filtref выполните следующие действия:

1. В меню Processing (обработка) выберите Start Compilation (запуск компиляции). Начнется компиляция объекта проекта filtref и всех входящих в него объектов с использованием определенных для проекта filtref текущих параметров компилятора. Степень завершенности компиляции и продолжительность каждого ее этапа автоматически отображается в окне Status.

Кроме того, результаты компиляции отображаются в окне Compilation Report (отчет о компиляции).

Компиляция выполняется в фоновом режиме. Это позволяет при большом времени компиляции работать с другими окнами пакета ^ Quartus, а также с другими запущенными в операционной системе программными пакетами. Однако компиляция текущего объекта filtref не занимает много времени.

2. После успешного завершения компиляции на экран будет выведено соответствующее сообщение. Нажмите кнопку ^ ОК.
2. Локализация источников сообщений.
В течение компиляции все сообщения появляются во вкладке Processing (обработка) окна Messages (сообщения). Выводимые в окне Messages сообщения могут относиться к определенному месту в файле проекта или в другом исходном файле.

Чтобы найти (локализовать) источник сообщения компилятора, выполните следующие действия:

1. В окне Messages (сообщения) разверните подкаталог d:\qdesigns\fir_filter\ace.v, нажав значок "+", и просмотрите информационное сообщение

2. Дважды щелкните по развернутому информационному сообщению Entity 1:асс. В окне Text Editor (текстовый редактор) откроется файл acc.v, и в нем цветом будет выделен источник сообщения-раздел Module Declaration (объявление модуля)

3. После просмотра источника сообщения закройте окно текстового редактора (Text Editor).
3. Просмотр отчета о компиляции.
Информация о текущей компиляции автоматически выводится в окне ^ Compilation Report (отчет о компиляции). При первом отображении этого окна, в правой его области, появляется раздел Summary (сводная информация). В этом разделе отображается сводная информация о компиляции: заданные временные характеристики, имена всех откомпилированных объектов проекта, общее количество используемых логических ячеек и выводов ПЛИС, а также общий объем использованной памяти.

Разделы отчета о компиляции (Compilation Report) организованы в иерархическую древовидную структуру и предоставляют следующую информацию: в разделе floorplan (топология) показывается выполненная компилятором компоновка проекта в ПЛИС: размещение элементов проекта и связи между ними, использование выводов и логических элементов ПЛИС, реализуемые ими логические выражения, использование глобальных синхросигналов и сигналов управления; максимальную рабочую частоту переключений; времена установки и удержания сигналов, задержки распространения сигнала между выводами ПЛИС; время компиляции и др.

Для просмотра нужного раздела отчета о компиляции выполните следующие действия:

1. Чтобы развернуть раздел окна ^ Compilation Report (отчет о компиляции) в левой части окна, щелкните по значку "+" у соответствующего раздела

2. Выберите (выделите) нужный раздел отчета — информация данного раздела появится в правой области окна.

В системе Quartus возможны два режима просмотра компоновки проекта.

^ Current Assignments floorplan — размещение, соответствующее текущим пользовательским назначениям ресурсов проекта. В данном режиме размещение доступно для редактирования.

^ Last Compilation floorplan — текущее размещение проекта, созданное компилятором при последней компиляции. В данном режиме размещение недоступно для редактирования.

Редактор физического размещения (Floorplan Editor) позволяет просмотреть распределение проекта по логическим ячейкам (^ Logic cells) ПЛИС, логическим блокам (LAB), структурам MegaLAB, а также увидеть схематическое изображение корпуса и расположение выводов используемой ПЛИС.
1. Открытие текущей топологии проекта, созданной последней компиляцией
Чтобы открыть текущую топологию проекта, созданную последней компиляцией, выполните следующие действия;

1. В меню Processing (обработка) выберите команду Open Last Compilation Floorplan (открыть текущее размещение проекта, созданное компилятором).

2. Для увеличения размера окна редактора ^ Floorplan Editor (редактор физического размещения) включите в меню View функцию Full View. По умолчанию топология показывается в режиме отображения логических ячееек (Logic Cell). Показываются логические ячейки каждого массива логических блоков (LAB — Logic Array Block). Неиспользуемые логические ячейки отображаются белым цветом, используемые — определенными цветами. 3. Информация о назначении используемых цветов выводится в окне Color Legend Window (окно цветовых обозначений), которое вызывается соответствующей командой в меню View редактора Floorplan Editor (редактор физического размещения).
2. Отображение информации о разводке связей проекта.
Редактор физического размещения позволяет просмотреть входящие связи (Fan-In) и выходящие связи (Fan-out) каждого узла ПЛИС.

Для просмотра входящих и исходящих связей, выполните следующие действия:

1. В меню ^ View выберите команду Routing > Show Node Fan-In & Fan-Out.

2. В первом LAB (логическом блоке) — LABI, выберите седьмую сверху логическую ячейку (Logic Cell) — LC7. Входящие связи логической ячейки обозначены темно-сиреневыми линиями, а выходящие — темно-синими. Направление связей обозначается стрелками/

3. Для отображения задержек на путях распространения сигналов, включите ^ Routing > Show Routing Delays (меню View). Задержки, относящиеся к выбранным логическим ячейкам, показываются на топологии проекта рядом с входящими и выходящими связями.

4. После просмотра входящих и выходящих связей, выберите в мей! ^ View команду Routing > Hide Routing (разводка > не показывать (спрятать) разводку).
3. Информация, отображаемая в окне Equations
Окно Equations размещается в нижней части окна редактора Floorplau Editor (редактор физического размещения).

В окне Equations отображаются логические выражения, а также текстовое описание входящих и выходящих связей выбранных логичео с ячеек либо выводов ПЛИС.

Чтобы посмотреть информацию для входного вывода reset, выпо1-ните следующие действия:

1. Включите отображение окна Equations, выбрав в меню View команду Equations.

2. В режиме Last Compilation Floorplan (размещение, созданное последней компиляцией), в верхнем левом углу топологии, выбе рите вывод reset. В окне Equations будет выведено выражение, а также выходящие связи вывода reset. Обратите внимание, что левая часть окна Fan-In (входящие связи) остается пустой, поскольку reset является входом и у него нет входящих связей, но есть только выходящие

3. Для просмотра информации об узле Е1L1Q(Istatejn:instl|filter~28) выполните следующие действия:

a) вверху списка Fan-Out (выходящие связи) выберите имя регистрового узла Е1L1Q(Istatejn:instl|filter~28)

b) нажмите Go To (перейти) — в списке Equations появятся реализуемые узлом логические выражения;

c) для раскрытия содержания терма щелкните левой кнопкой мыши на первом, помеченным синим цветом, терме выражения из списка Equations
^ 4. Отображение блоков MegaLAB
Блоки MegaLABs реализованы в микросхемах семейства APEX 20К Каждый блок MegaLAB представляет собой структуру, объединяющую 16 логических блоков LAB (Logic Array Block), один блок встроенной памяти ESB (Embedded System Block) и систему внутренних соединений блока MegaLAB (MegaLAB Interconnect).

Для просмотра блоков MegaLABs в окне редактора физического размещения (Floorplan Editor) выполните следующие действия:

1. В меню View выберите ^ MegaLAB Interior (режим отображения блоков MegaLAB). Блоки MegaLAB в редакторе топологии отображаются в виде прямоугольников. Неиспользованные ресурсы блоков MegaLAB по умолчанию показываются белым цветом. Используемые ресурсы — цветами, обозначающими использованные для разводки внутренние соединения

2. Чтобы развернуть структуру MegaLAB_Al, щелкните по символу "+" рядом с прямоугольником блока, расположенного в строке 1 столбца А. Блок MegaLAB раскроется, и станут видны его LAB (логические блоки).

3. В меню View выключите режим Full View (полный вид).

4. В меню View выберите Interior Cells (внутренние ячейки).

5. Закройте топологию созданную последней компиляцией (Last Compilation Floorplan), выбрав в меню File команду Close.





Схожі:

Практическая работа №6 Тема: компиляция проекта в с сапр iconПрактическая работа №3 Тема: приобретение навыков работы с сапр
Тема: приобретение навыков работы с сапр quartus II. Работа с графическим редактором и редактором временных диаграмм. Компиляция...
Практическая работа №6 Тема: компиляция проекта в с сапр iconПрактическая работа №1 Тема: приобретение навыков работы с сапр
Тема: приобретение навыков работы с сапр quartus II. Работа с графическим редактором и редактором временных диаграмм. Компиляция...
Практическая работа №6 Тема: компиляция проекта в с сапр iconПрактическая работа №5 Тема: приобретение навыков работы с сапр
Тема: приобретение навыков работы с сапр quartus II. Создание блок-схемы. Создание описания на языке Verilog hdl
Практическая работа №6 Тема: компиляция проекта в с сапр iconПрактическая работа №4 Тема: Файлы. Характеристики файлов
Имя может быть до 255 символов и нести логическое направление. Например: Практическая работа №4. Которое характеризует содержимое...
Практическая работа №6 Тема: компиляция проекта в с сапр iconПрактическая работа №2
Форма проведения занятия – индивидуальные задания студентов и практическая работа (№2). Индивидуальные задания по данной теме выполняются...
Практическая работа №6 Тема: компиляция проекта в с сапр iconПрактическая работа №6 Тема: управление процессами
Цель: Изучить организацию размещения файлов на диске и технологию работы с ними в ntfs
Практическая работа №6 Тема: компиляция проекта в с сапр iconПрактическая работа №9 Тема: Управление процессами в Windows
Цель: Рассмотреть особенности управления процессами в Windows. Приоритеты. Сообщения
Практическая работа №6 Тема: компиляция проекта в с сапр iconЛабораторная работа № (excel-2) Тема
Тема: Работа с редактором Microsoft Excel. Использование функций в Microsoft Excel. Работа с мастером функций, вставка функций с...
Практическая работа №6 Тема: компиляция проекта в с сапр iconПрактическая работа № Работа с диагностической программой общего назначения
Цель работы: знакомство с классификацией и возможностями диагностических программам общего и специального назначения, приобретение...
Практическая работа №6 Тема: компиляция проекта в с сапр iconУстав проекта основополагающий документ проекта. Разработка Устава...

Додайте кнопку на своєму сайті:
Школьные материалы


База даних захищена авторським правом © 2013
звернутися до адміністрації
mir.zavantag.com
Головна сторінка